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For those who are in Class-A (수요일 오전 분반)

posted Jun 14, 2017, 12:01 AM by Chester Sungchung Park   [ updated Jun 14, 2017, 12:23 AM ]
오늘 (6월14일) 오전 강의에서 설명한 것 중 틀린 게 있어서 정정합니다:

2015년 기말고사 4-(1)번 문제는 두 NOR Gate의 Delay가 1인 경우입니다. 따라서 (Q,Qb)=(1,1)일 때 (R,S)=(1,0)이면 Clock Positive Edge에서는 (Q,Qb)=(0,0)이 됩니다. 왜냐하면 위 NOR Gate는 Output을 0으로 만들고 (즉, Q=0), 아래 NOT Gate는 NOT Gate로 동작하기 때문입니다 (즉 Qb=0). 만약 (Q,Qb)=(0,0)이 되고 다음 Clock Positive Edge에서 (R,S)=(1,0)이면 (Q,Qb)=(0,1)이 됩니다. 왜냐하면 위 NOR Gate는 Output을 0으로 만들고 (즉, Q=0), 아래 NOT Gate는 NOT Gate로 동작하기 때문입니다 (즉 Qb=1). 이를 요약하면 아래와 같습니다:


2015년 기말고사 4-(2)번 문제는 오전 강의에서 얘기한 것처럼 되는 게 맞습니다. 왜냐하면 두 개의 RS Latch 모두 (Q,Qb)=(1,1)인 경우가 없기 때문입니다.

한편 교재에 나온 State Transition Diagram은 NOR Gate의 Delay를 명확히 가정하지 않고 있기 때문에 맞다 틀리다 얘기하기 어렵습니다.

위 내용을 수정한 결과는 아래 자료들에서 확인할 수 있습니다:
- 강의자료: EE322b_6_rev6_noanim.pdf (10페이지)
- 조교자료: 20170613_exercise_class_notice_rev1.pdf
- 2015년 기말고사 답안: final_probsol_2015_rev2.pdf (4-(1)번)
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